近日，Cadence Design Systems宣布，其 PHY 和控制器 IP 用于 TSMC N7、N6 和 N5 工艺中的 PCI Express® （PCIe®） 5.0 规范技术已在 4 月举行的业界先个 PCIe 5.0 规范合规性活动中通过了 PCI-SIG® 的认证测试。本次测试认证所使用测试仪器，正是来自VIAVI公司PCIe 5.0分析仪 Xigig。

      Cadence® 解决方案经过充分测试，符合 PCIe 5.0 技术 32GT/s 的全速要求。该合规计划为设计人员提供了测试程序，以评估其片上系统 （SoC） 设计上的 PCIe 5.0 接口是否按预期运行。

适用于 PCIe 5.0 技术的 Cadence IP 由 PHY、配套控制器和验证 IP （VIP） 组成，针对非常高带宽超大规模计算、网络和存储应用的 SoC 设计。借助适用于 PCIe 5.0 架构的 Cadence PHY 和控制器子系统，客户可以设计出非常节能的 SoC，同时加快产品上市时间。

台积电公司基础设施设计管理部

副总裁 Suk Lee 表示：

“我们很高兴 Cadence 认证台积电具备先进工艺、全方面的 IP 系列符合的 PCIe 5.0 协议。” “我们与 Cadence 的持续密切合作正在帮助我们共同的客户满足严格的功率和性能要求，并通过受益于台积电先进技术的领先设计解决方案加速芯片创新。”

Cadence 公司副总裁兼

IP 集团总经理 Sanjive Agarwala 表示：

“Cadence 的 PCIe 5.0 认证 PHY 和控制器 IP 经我们的客户验证是市场上更低的功耗，使他们能够开发出非常低能效的 SoC。通过我们的多通道片上子系统解决方案，我们的客户可以看到在与其目标应用相匹配的外形尺寸中实现了 IP 合规

英特尔公司技术创新总监

Jim Pappas 表示：
“英特尔致力于通过开放的 PCI Express 标准进行全行业的创新和严格的兼容性测试。Cadence 更新的 PHY 和控制器 IP 展示了他们对 PCIe 5.0 性能和与我们的第 12 代英特尔酷睿和第 4 代英特尔至强可扩展平台互操作性的承诺。”

PCI-SIG 总裁兼主席 Al Yens 表示：
“作为 PCI-SIG 的长期成员，Cadence 在 PCIe 技术的进步中发挥着重要作用。通过参与合规计划，Cadence 正在帮助推动 PCIe 架构的持续采用。”

      适用于 PCIe 5.0 架构的 Cadence IP 支持公司的 Intelligent System Design™ 战略，可实现优越的高级节点 SoC 设计。适用于台积电 N7、N6 和 N5 工艺技术的 PCIe 5.0 设计套件现已提供许可和交付。Cadence 在 TSMC 先进工艺中的全方面设计 IP 解决方案组合还包括 112G、56G、die-to-die （D2D） 和高级存储器 IP 解决方案。